來源：內容由半導體行業觀察（ID：icbank）編譯自UCie，謝謝。
UniversalChiplet Interconnect Express (UCIe)® 是一個開放的行業互連標準，可以實現小芯片之間的封裝級互連，具有高帶寬、低延遲、經濟節能的優點。能夠滿足整個計算領域，包括雲端、邊緣端、企業、5G、汽車、高性能計算和移動設備等，對算力、內存、存儲和互連不斷增長的需求。UCIe 具有封裝集成不同Die的能力，這些Die可以來自不同的晶圓廠、採用不同的設計和封裝方式。戈登·摩爾在其論文 「Crammingmore components onto integrated circuits」 （於1965年4月19日發表在Electronics第38卷第8期）中開創性地指出：集成電路中晶體管的數量每兩年會增長一倍，50年過去了，這個被稱為「摩爾定律」的理論堅持到如今，已經搖搖欲墜。在同一篇論文中，戈登·摩爾預測了「結算日」的到來，他指出：用多個獨立封裝的小功能單元互連構建大型系統的方法可能會更經濟。這種多Die集成的模式如今已經被運用到了一些主流的商業產品中，比如消費級CPU、服務器 CPU、GP-GPU 等。實現Chiplets封裝集成的動機有很多。為了滿足不斷增長的性能需求，芯片面積不斷增加，有些設計甚至會超出掩模版面積的限制，比如具有數百個核心的多核 CPU，或扇出非常大的交換[曹1]電路（Switch）。即使在設計不超過面積限制的情況下，改用多個小芯片集成封裝的方式也更有利於提升良率，實現芯片的跨市場復用。另外，多個相同Die的集成封裝能夠適用於大規模的應用場景。實現Chiplet封裝集成的另一個動機是為了從產品和項目的角度降低整體投資組合成本，並搶占產品市場。例如，圖 1 所示的處理器核心可以最先進的工藝節點，用更高的成本換取極致的節能性能，而內存和 I/O 控制器功能可以復用已經建立好的舊工藝節點（n -1 或 n-2)。採用這種劃分方式，可以減小Die的面積，從而提高產量。如圖 2 所示，跨工藝節點的 IP 移植成本很高，而且隨着工藝節點的進步，該成本增長非常迅速。若採用多Die集成模式，由於Die的功能不變，我們不必對其IP進行移植，便可在節省成本的同時實現搶占市場的可能。Chiplet封裝集成模式還可以使用戶能夠自主選擇Die的數量和類型，從而針對不同的產品類型做出不同的權衡。例如，用戶可以根據自己的具體需求挑選任意數量的計算、內存和I/O Die，並無需針對具體需求進行Die的自主設計，這有利於降低產品的SKU成本。Chiplet的封裝集成允許廠商能夠以快速且經濟的方式提供定製解決方案。如圖 1 所示，不同的應用場景可能需要不同的計算加速能力，但可以使用同一種核心、內存和 I/O。Chiplet的封裝集成還允許廠商根據功能需求對不同的功能單元應用不同的工藝節點，並實現共同封裝。例如，內存、邏輯、模擬和光學器件可以被應用不同的工藝技術，然後和Chiplet封裝到一起。由於相比板級互連，封裝級互連具有線長更短、布線更緊密的優點，因此，像內存訪問這種需要高帶寬的應用場景都可以以封裝級集成的方式實現（例如HBM，High Bandwidth Memory）。UCIe是封裝互連的戰略性成果，它以前瞻性的方式滲入各種應用模型，並蓄勢待發，志在扭轉行業未來。圖2展示了成功建立一個生態系統的秘訣。數十年來，開放的生態系統不斷蓬勃發展，湧現出了像PCI Express®, Universal Serial Bus®, Computer ExpressLink (CXL)這樣的優秀的外設互連標準，正是在創建和推動這個生態系統的過程中，我們通過系統的實踐學習，創造出了UCIe。圖2：不同工藝節點的設計成本 (來源: IBS, 引自IEEEHeterogeneous Integration Roadmap)一個開放的行業標準對於發展健康的生態系統至關重要，其定義了能夠適應廣泛用途且具有高標準關鍵性能指標 (KPI) 的規範，以及全面的合規性和互通性機制。UCIe 規格書修訂版 1.0 包含行業領先的 KPI、調試支持和合規性注意事項。在整個行業中，作為涵蓋製造、組裝和測試公司的封裝級裸芯集成技術目前已然成熟。大部分代工廠以及市場上的外包半導體組裝和測試 (OSAT) 公司使用專有互連技術以提供高性能產品。UCIe 作為行業領導者共同努力開發的結果，是一種用於Chiplet快速互連和無縫交互的通用標準，其中用於互連的Chiplet可以採用不同工藝、來自不同廠商。雖然UCIe 發起人涵蓋雲服務、半導體製造、OSAT、IP 供應商和芯片設計人員等多個交叉領域，但 UCIe 聯盟對所有人開放。UCIe有望成為chiplet的封裝級互連標準，實現chiplet開放生態的蓬勃發展。圖3：一個成功的具有高可互通性的Chiplet生態應該具備的要素由 UCIe 1.0 規範驅動的應用模型和 KPI
UCIe 是一種分層協議，分為物理層、Die-to-Die 適配器和協議層，如圖 4a 所示。物理層負責處理電信號、時鐘信號、鏈路訓練和邊帶信號等。Die-to-Die 適配器則為chiplet提供鏈路狀態管理和參數調整。其通過循環冗餘校驗 ( cyclic redundancy check：CRC) 和鏈路級重傳機制保證數據的可靠傳輸。除此之外，Die-to-Die 適配器配備了底層仲裁機制用於支持多種協議，以及通過數據寬度為256字節的微片（FLIT)）進行數據傳輸的底層傳輸機制。在現有的生態中，PCIe和CXL協議已經被廣泛部署在幾乎所有的板級計算單元上，因此UCIe通過在協議層本地端提供PCIe和CXL協議映射，以利用現有的生態和資源來確保各互連設備之間的無縫交互。藉助於PCIe和CXL，可以將已部署成功的SoC構建、鏈路管理和安全解決方案直接遷移到UCIe。因此UCIe可提供豐富的應用模型：通過PCIe/CXL.io（CXL子協議，下文中地Cache.Mem和Cache.cache同屬此列）解決直接內存訪問的數據傳輸、軟件發現、錯誤處理等問題；主機內存則通過CXL.Mem訪問；對緩存由特殊要求的加速器等應用程序可以使用 CXL.cache對主機內存進行高效地緩存。UCIe 還定義了一種「流協議」，可用於映射任何其他協議。此外，隨着使用模型的發展，UCIe聯盟可以通過不斷創新來對Chiplet互連技術進行優化。UCIe 1.0定義了兩種類型的封裝，如圖4b所示。其中標準封裝(2D)成本效益更高，而更先進的封裝（2.5D）則是為了追求更高的功率。在實際的設計中，由多種商用的封裝方式可供選擇，圖表中僅展示其中一部分。UCIe規範支持這些類別中所有類型的封裝選擇。UCIe支持兩種板級的使用方式。第一種是封裝級的集成方式，其目的是擁有更強的能源效率和更高的性價比，如圖5a所示。附加在板子上的元件（例如內存，加速器，網絡設備，調製解調器等等）可以被集成在各種板子上，從便攜式設備到高端服務器均可，其中的裸片的來源各不相同，並且擁有不同的封裝選項即便是在同一個封裝內。第二種使用方式是使用非封裝的連接方式，使用不同類型的媒介（例如光，電纜，毫米波）等等使用UCIe 重定時器來傳輸下層協議（例如PCIe，CXL），在整機甚至是機組層來啟用資源池，資源分享，甚至是通過載入-儲存語義實現超越板卡結點層到整機/機組層的信息傳輸使得在邊緣計算或是數據中心中的應用擁有更好的能源效率和性價比。圖5：UCI支持的使用方式：封裝級的集成或是使用不同媒介的非封裝的連接（例如（光，毫米波，電纜）UCIe支持不同的數據傳輸速率，位寬，凸點間隔，還有通道，來保證最廣泛的可行的互用性，詳細描述如表1所示。它定義了一個邊帶接口使設計和驗證變得容易。UCIe 互聯的單簇的組成單元是包含了N條單端，單向，全雙工的數據線（標準封裝選項中N=16，高級封裝選項中N=64），一條單端的數據線用作有效信號，一條線用於追蹤，每個方向都有一個差分的發送時鐘，還有每個方向的兩條線用於邊帶信號（單端，一條是800MHz的時鐘，一條是數據線）。高級封裝選項中支持把空閒的線束作為錯誤處理線束（包括時鐘，有效信號，邊帶信號等等），標準封裝選項中支持位寬退化來處理錯誤。多簇的UCIe 互聯可以組合起來在每條連接鏈路上提供更優的性能，如圖6所示。表1概括了兩種封裝選項的關鍵性能指標。一片擁有標準封裝選項的設計可以與任何其他擁有標準封裝選項的設計進行交互。類似地，一片擁有高級封裝選項地設計也可以和任何其他擁有高級封裝地設計進行交互，即使凸點間隔的寬度從25u到55u不等。應該指出的是KPI表謹慎地估計了目前最寬的凸點間隔的性能。舉個例子，高級封裝選項中使用了45u。帶寬密度將提升到3.24倍如果我們使用更密的凸點間隔為25u的封裝。即便是在45u，1300+的帶寬密度（線性的或是面積）也約等於目前我們所能實現的最高效率的PCIe SERDES的20倍。類似的，PCIe的PHY目前的~10pJ/b能源效率也可以通過基於UCIe的設計降低到原先的1/20，這歸功於他們更短的通道接觸。UCIe也使得一條線性的電源-帶寬消耗曲線有更快的開關時間（對於基於SERDES的設計來說為亞納秒乘以微秒的級別），將節省90+%的能源。因此，它不但自己是低功耗的，還能在能源節約上有出色的表現，兼顧極佳的能源效率和出色的性能。對於先進技術而言，這些能源節約有十分重大的意義。在近10年的末尾，UCIe1.0被定義用來滿足這些大範圍的挑戰性應用工程的需求。圖6：簇的寬度，每個封裝選項中1，2或4簇都可以聯合起來，實現更大的帶寬。為了使得計算組合設備能夠持續得到創新，一個開放的芯粒生態系統成為了一項巨大的需求。UCIe 1.0兼顧了極佳的能源效率和性價比。它是一個開放的標準，擁有一個即插即用的模型，同時它參考了幾個成功的標準，由工業界領先團隊提出，確保它能在未來得到廣泛的使用。我們可以預見未來的創新將在芯粒層面上產生，不同芯粒組合的可適配性將滿足客戶的不同應用需求。在未來，我們期望聯盟產生更多的高能效和性價比的解決方案，因為凸點間隔的寬度會持續縮小，3D封裝會變成主流。從延遲，帶寬和能源效率的角度來看這些將要求寬的鏈路運行地更慢，並且裸片的連接將會更加緊密。先進的封裝和半導體製造技術將會在未來的10年在計算界掀起新的革命。UCIe已經蓄勢待發，準備開啟生態系統的創新來利用這些技術。當這些先進技術出現時，UCIe能跟上它們的腳步。致謝：感謝電子科技大學碩士研究生曹文旭、馮敏剛、鄧昊瑀同學的翻譯校對
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