鑽石舞台

存儲供應商正在競相為 3D NAND 添加更多層，這是一個由數據爆炸和對更高容量固態驅動器和更快訪問時間的需求驅動的競爭市場。

美光已經在完成 232 層 NAND 的訂單，而且不甘示弱，SK 海力士宣布將於明年上半年開始量產 238 層 512Gb 三層單元 (TLC) 4D NAND。或許更重要的是，芯片製造商私下表示，他們將利用行業學習為目前正在開發的 3D-IC 堆疊 NAND。

西門子 EDA技術產品經理 Ben Whitehead 表示：「處理器的摩爾定律在過去幾年中一直滯後，但對於 NAND 閃存來說仍然存在並且很好。」「這是一件好事，因為現代計算和網絡對快速存儲有着無法滿足的需求。」

SK 海力士於 2018 年推出了 96 層 NAND 的 4D 命名法。儘管有這個名字，但該公司並未在四維空間中創建其產品或模仿 tesseract 立方體。但這個詞也不完全是營銷噱頭。它是 3D 架構變體的商品名。

「對於 DRAM，大約需要 10 或 15 年的研發才能取得成果，但對於 3D NAND，發展速度非常快。當你想到通常的開發速度時，你會感到驚訝，」 Synopsys研發總監Xi-Wei Lin說。「除了技術本身，它還是一款殺手級應用。蘋果是第一個放入閃存來存儲數據的。今天，我們買 iPhone 還是看內存有多少，而且都是閃存。從那裡開始，大數據、人工智能和分析需要高性能計算。閃存正在填補硬盤驅動器和 RAM 內存之間的這一關鍵延遲差距。由於功耗、外形尺寸和密度成本，您可以看到應用程序，尤其是在數據中心、分析和遊戲領域。」

回顧 2D NAND，它具有平面架構，浮柵 (FG) 和外圍電路彼此相鄰。2007 年，隨着 2D NAND 達到其規模極限，東芝提出了 3D NAND 結構。

三星在 2013 年率先推出了其所謂的「V-NAND」。

3D 設計引入了多晶硅和二氧化硅的交替層，並將浮柵交換為電荷陷阱閃存 (CTF)。區別既有技術上的，也有經濟上的。FG 將存儲器存儲在導電層中，而 CTF 將電荷「捕獲」在電介質層中。由於製造成本降低，CTF 設計很快成為首選，但肯定不是唯一的。

IBM 研究員 Roman Pletka 指出：「儘管所有製造商都轉向電荷陷阱單元架構，但我預計傳統浮柵單元在未來仍將發揮不可忽視的作用，尤其是對於容量或保留敏感的用例。」

儘管如此，海力士表示，儘管創新了摩天大樓般的堆疊，但第一代 3D NAND 設計將外圍電路保留在一邊。

最終，3D NAND 供應商將外圍電路移至 CTF 之下。在 SK Hynix 的術語中，它現在是 Periphery Under Cell (PUC) 層。一方面，說「4D NAND」比 CTF/PUC NAND 更短更酷。另一方面，最終這是 3D NAND 的另一種變體，每單位的單元面積更小。用於更小尺寸的類似設計有不同的商品名稱，例如 Micron 的 CMOS under Array (CuA)。

圖 1：SK 海力士對 4D NAND 的解釋。

資料來源：SK 海力士全球新聞編輯室。

圖 2：外圍電路是 4D NAND 的底層。

資料來源：SK 海力士全球新聞編輯室。

美光本身在 2022 年 7 月下旬宣布推出 232 層 NAND，該產品正在生產中。根據該公司的新聞稿，美光表示，其 232 層 NAND 是存儲創新的分水嶺，首次證明了在生產中將 3D NAND 擴展到 200 層以上的能力。

「添加這些層的主要作用是增加容量，因為每個人都在尋找更多的 SSD 容量，」 Cadence產品營銷集團總監 Marc Greenberg 說。「因此，添加更多層基本上意味着您可以在單一封裝中存儲更多千兆字節，並在單一類型的多層 3D NAND 組件上進行存儲。這是一種能力遊戲，添加所有這些層和其背後的技術。」

美光還聲稱擁有業界最快的 NAND I/O 速度 — 2.4 Gbps — 與上一代產品相比，寫入帶寬提高了 100%，每個芯片的讀取帶寬提高了 75% 以上。此外，232 層 NAND 包含六平面 TLC 生產 NAND，美光表示這是所有 TLC 閃存中每個裸片最多的平面，並且能夠在每個平面上獨立讀取能力。

據行業分析師稱，這可能是該公告中最令人印象深刻的部分。由於有六個平面，這個芯片可以表現得好像它是六個不同的芯片。

圖 3：美光的 232 層 NAND。

來源：美光

中國的長江存儲技術有限公司（YMTC）也宣布推出一款 232 層 3D NAND 模塊。何時進入量產尚不清楚。

在去年的 IEEE IEDM 論壇上，三星的 Kinam Kim 發表了一個主題演講，他預測到 2030 年將有 1,000 層閃存。這聽起來可能令人頭暈目眩，但這並不完全是科幻小說。「與 NAND 閃存的歷史趨勢線相比，這已經放緩了，」Imec 存儲存儲器項目總監 Maarten Rosmeulen 說。「如果你看看其他公司，比如美光或西部數據，他們在公開聲明中提出的內容，他們甚至比這還要慢。不同的製造商之間也存在一些差異——似乎他們正在延長路線圖，讓它放慢速度。我們相信這是因為保持空間運轉需要非常高的投資。」

儘管如此，競爭風險仍然足夠高，以至於這些投資是不可避免的。「主要的前進方向，主要的乘數，是向堆棧添加更多的層，」Rosmeulen 說。「進行 XY 縮小和縮小內存孔的空間非常小。這很難做到。也許他們會在這裡或那裡擠壓幾個百分點，把孔放在一起，孔之間的縫隙更少，諸如此類。但這並不是最大的收穫。如果你能繼續堆疊更多的層，密度只能以目前的速度顯着提高。」

圖 4：NAND 製造中的 3D 步驟。

資料來源：客觀分析

進一步堆疊似乎是合理的，除了整個過程的核心不可避免的問題。

「主要挑戰在於蝕刻，因為您必須蝕刻具有非常高縱橫比的非常深的孔，」Rosmeulen 說。「如果你看看上一代有 128 層，這是一個大約 6、7 或 8 微米深的孔，只有大約 120 納米直徑，極高的縱橫比——或者可能更高一點，但不是那麼很多。蝕刻技術有進步，可以一次性蝕刻更深的孔，但不會更快。您無法提高蝕刻速度。因此，如果工藝流程以沉積和蝕刻為主，而這些工藝步驟並沒有提高成本效率，那麼添加更多層就不再像降低成本那樣有效。」

蝕刻也只是多個步驟之一。「除了蝕刻之外，您還需要用非常薄的介電層上下均勻地填充這個孔，」Synopsys 的 Lin 說。「通常情況下，由於晶圓的化學性質，沉積幾納米的層並不容易。在這裡，他們必須一路向下才能填滿。有亞原子層沉積方法，但它仍然具有挑戰性。另一個大挑戰是壓力。如果你建立了如此多的層，這些層會經歷一些蝕刻/沉積/清潔/熱循環，這可能會導致局部和全局壓力。在本地，因為在你鑽孔後，你需要在整個堆棧中切出一個非常深的溝槽。它變成了一個非常高的摩天大樓，搖搖欲墜。如果你開始經歷一些洗滌或其他過程，很多事情都可能導致兩座摩天大樓相互倒塌。那麼你就失去了收益。而且通過將如此多的材料放在一起，切割不同的圖案，這會產生全局應力，並導致晶圓翹曲，這將導致晶圓廠無法處理，因為晶圓必須是平的。

這只是開始。請記住，蝕刻正在穿過不同材料的層。」

Objective Analysis 的 Handy 表示，三星的解決方案是創建極薄的層。「這對整個行業很有用，因為每個人都使用幾乎相同的工具來創造這些東西。」

閃存的基本概念也存在固有的功能挑戰。「人們越來越依賴需要越來越強大的糾錯算法來與這些設備一起工作，」Cadence 的 Greenberg 說。

問題是 NAND 閃存設備內置的智能並不多。「通常情況下，SSD 發生在控制器端，」Greenberg 解釋說。「控制器正在向 NAND 閃存設備發送命令，NAND 閃存設備會做出響應，但它並沒有太多的智能。它只是響應請求，例如針對特定地址的數據塊。NAND 閃存設備將簡單地響應該數據塊。但是在控制器端，你必須首先對接收到的數據進行糾錯，然後確定該塊中是否存在不可接受的錯誤數量，然後決定如何重新映射該塊地址空間並在其位置放置一個不同的塊。所有這些決定都發生在控制器端。」

儘管如此，由納米級摩天大樓建造的世界重新強調了 ONFI 控制器和 ONFI PHYS 等組件，並為設計人員提出了新的挑戰。

「內存工廠可以生產的層數使與這些內存接口的控制器的設計驗證問題變得非常複雜——而且它們可能並不那麼明顯。SSD 控制器必須處理更多的內存通道。將許多pipeline與越來越快（但永遠不夠快）的主機接口連接起來會在非常意想不到的地方產生瓶頸，」西門子的 Whitehead 說。「另一個設計驗證挑戰是功率。長期以來，大多數存儲控制器的優先級較低，但現在已轉變為關鍵功能。移動到較小的節點會有所幫助，但代價高昂。商業模式不能容忍重新旋轉，更不用說供應鏈難以排長隊了。上市時間的延遲讓高層管理人員非常清楚。存儲的增長動力甚至更多，這需要我們重新思考如何驗證設計。AI 加速器需要更大的存儲控制器，這可能會很快消耗您的仿真和原型設計能力。邊緣智能需要數量級更複雜的設計驗證。內存計算，如 CSD，需要測試新的處理器組合，將 RTOS 和 HTOS 與以前看不見的工作負載混合在一起。」

這是人們如此關注驗證 IP 的原因之一。

Siemens Digital Industries Software 的 ICVS 產品經理 Joe Hupcey 表示：「使用此 IP 的自動化可以快速生成測試平台，讓設計和驗證團隊在幾分鐘內啟動並運行。」「這種生產力水平使我們能夠對整個設計進行架構探索，從而儘早對所選擇的權衡取捨充滿信心。同時，它還建立了自動跟蹤指標的框架——如代碼、功能和場景覆蓋率——使團隊能夠衡量他們的進度並擁有做出簽核決定所需的數據。最後，基於我們在 CXL/PCIe 協議方面的專業知識，我們看到通用 Chiplet Interconnect Express (UCIe) 等新興標準在使團隊能夠協作以快速設計和驗證這些大規模可擴展內存模塊方面發揮着關鍵作用。」

此外，Imec 正在探索 3D NAND 的潛在新結構。它展示了所謂的「溝槽架構」，這是一種設計變體，其中存儲單元是溝槽側壁的一部分，兩個晶體管位於溝槽的相對兩端。Imec 鐵電體項目總監 Jan Van Houdt 解釋了它的價值：「與目前使用的環柵（或圓柱形）架構相比，3D 溝槽架構具有雙倍密度的潛力。」

然而，他接着指出了一些缺點。「有兩個高縱橫比（=具有挑戰性的）蝕刻步驟而不是一個，以及在閃光情況下隧道氧化物中的電場較低。第二個缺點在使用鐵電 FET 時不存在，這使得溝槽版本對鐵比對閃存更有吸引力。」該設計仍處於原型階段。

2016 年，專家指出，由於技術問題，3D NAND 可能會在 300 層或接近 300 層時失去動力。這似乎已被今天的謹慎樂觀所取代。

「[在 SK Hynix 的 238 層之後] 我預計層數在未來幾年會以大致相同的速度增加，」IBM 的 Pletka 說。「然而，從技術角度來看，由於高縱橫比蝕刻工藝，增加層數受到挑戰，而且資本支出也受到挑戰，因為製造芯片的時間隨着層數的增加而增加。這就是為什麼我們將通過製作更薄的層、橫向縮放（例如更密集地放置垂直孔）以及使用更高效的布局（例如共享位線和邏輯縮放）來看到新的縮放方向（例如，使用拆分門架構或存儲更多每個單元的位數）。有了這些技術，預計 NAND 閃存的存儲密度至少在未來 5 到 10 年內會以類似的速度增長。」

其他人同意。「當人們說我們不能超過這個層數時，沒有物理限制，」Objective Analysis 的首席分析師 Jim Handy 說。「在半導體領域，總是有人說我們做不到。我們不能在 20 納米以下進行光刻。現在，他們正在研究 1 納米。三星談到了 1,000 層。可能在 20 年後我們會笑，我們曾經認為這很多。」

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