半導體行業觀察 - 打破Chiplet的最後一道屏障：全新互聯標準UCIe宣告成立－鑽石舞台

來源：內容由半導體行業觀察（ID：icbank）編譯自anandtech，謝謝。

如果說在過去五年左右的芯片設計中有一個突出的、全行業的趨勢，那五一就是小芯片（chiplet）的使用越來越多。隨着芯片製造商希望它們能解決從芯片製造成本到設計的整體可擴展性等方方面面的問題，微型裸片已成為越來越普遍的特徵。無論是簡單地將以前的單片 CPU 拆分成幾塊，還是將47 個小芯片放在一個封裝上，小芯片已經在今天的芯片設計中發揮着重要作用，芯片製造商已經明確表示它只是將來會成長。

與此同時，經過 5 年多的認真、大批量使用，小芯片和支撐它們的技術似乎終於在設計方面達到了一個拐點。芯片製造商已經對小芯片的好處（和壞處）有了更充分的了解，封裝供應商已經改進了放置小芯片所需的超精確方法，工程團隊已經解決了用於讓小芯片相互通信的通信協議其他。

簡而言之，小芯片不再是需要驗證的實驗性設計，而是已成為芯片製造商可以依賴的經過驗證的設計。隨着對小芯片技術的日益依賴，對設計路線圖和穩定性的需求也隨之而來——對設計標準的需求也順勢而至。

為此，今天英特爾、AMD、Arm 和所有三個領先的代工廠商齊聚一堂，宣布他們正在為小芯片互連制定一個新的開放標準，該標準被恰當地命名為UCIe（Universal Chiplet Interconnect Express,）. 這個名字從非常成功的 PCI-Express 不愛准中汲取靈感，相關公司正在與 UCIe 一起創建連接小芯片的標準，目標是制定一套標準，不僅簡化所有相關參與者的流程，而且引領走向來自不同製造商的小芯片之間的完全互操作性，允許芯片在芯片製造商認為合適的情況下混合和匹配小芯片。

換句話說，要從小芯片中構建一個完整且兼容的生態系統，就像今天的基於 PCIe 的擴展卡的生態系統一樣。

與 PCIe 的比較適用於多個層面，這可能是快速了解 UCIe 小組目標的最佳方式。不僅新標準以開放的方式提供，相關公司還將在今年晚些時候建立一個正式的聯盟組來管理 UCIe 並進一步開發它。同時，從一般技術的角度來看，小芯片的使用是集成電路不斷整合的最新舉措，因為越來越小的晶體管允許越來越多的功能被集成到芯片上。從本質上講，到目前為止，一直在擴展卡或單獨芯片上的功能正在開始進入芯片/SoC 本身。所以就像 PCIe 調節這些部件如何作為擴展卡一起工作一樣，

最終，UCIe 背後的團隊的既定目標是為小芯片建立一個開放且無處不在的生態系統。無論這意味着簡單地將某些物理方面標準化以簡化製造，還是實現真正的混合匹配設置，客戶可以從多個芯片（let）製造商處請求使用小芯片構建的芯片，這些都需要一個強大的基礎標準來實現這。芯片製造行業的主要參與者都在支持 UCIe 以實現這一目標。

為什麼是小芯片？

反過來，發生所有這一切的原因是Chiplet被越來越多地使用——在某些情況下更是唯一選擇。小芯片已經被用於混合來自多個芯片製造商或來自多個工藝節點的裸片，並且它們被用於構建由於標線限制而無法實現的大型芯片。所有這些都是由某種方式的經濟驅動（如不是為芯片的每個部分使用昂貴的尖端節點），或者是希望以一種比花費數年時間流片單片芯片更方便的方式結合不同製造商的 IP。可以肯定的是，單片芯片作為一個整體並沒有完全消失（移動數據仍然很昂貴），但芯片設計的經濟性正在無情地推動芯片在更多情況下的使用。

與此同時，對性能和效率的推動也推動了對小芯片的持續興趣。或者更具體地說，推動了將更多功能集成到單個芯片封裝上的願望。PCIe 儘管速度很快，但按照芯片標準來看仍然很慢；從 CPU 到控制器（然後再返回）的長走線長度會增加很多延遲，並且將數據推送到那麼遠的地方在功率方面相對昂貴。因此，芯片製造商越來越希望將這些功能集成到芯片上，以降低延遲並降低功耗。對於小芯片（以及 UCIe），這意味着能夠將性能提高 20 倍以上，並將功耗降低大致相同的數量。

UCIe 1.0：新的 Die-To-Die 規範，頂部有 PCIe 和 CXL，今日上市

深入研究 UCIe 規範的第一個修訂版，我們發現一些非常簡單的東西，以及圍繞當今封裝技術的功能非常明確地設計的東西。今天，UCIe 帶來的不是新技術，而是當前技術的不同實現之間的標準化，以便每個人都有共同的基礎來工作。

不足為奇的是，這個初始版本的 UCIe 來自英特爾，英特爾將規範貢獻給業界，並將成為 UCIe 聯盟。幾十年來，英特爾一直負責多項備受矚目的開放式互連技術的初步開發——其中最重要的是 USB、PCIe 和 Thunderbolt 3。單即使如此，在他們看中的下一波計算浪潮技術的基礎上，看到他們捐贈另差距互連技術來幫助行業發展依然會讓人有少許震驚。不過，請不要誤會，這不是英特爾獨有的舉措，支持新標準的公司以及即將組建的聯盟就是明證。（只要你看到有來自英特爾和 AMD 的高級研究員在同一個簡報電話中，你就知道發生了大事）

UCIe 借鑑了英特爾早期的高級接口總線 (AIB) 技術。英特爾此前曾在 2020 年將該技術捐贈給 CHIPS 聯盟，因此這不是英特爾第一次以開放的方式發布該技術的一個版本。但 UCIe 是迄今為止規模最大（也是最專注於小芯片）的努力，英特爾的晶圓廠競爭對手以及 CPU 設計競爭對手的支持就是明證。

至於UCIe規範本身，我們來談談它做了什麼，不包括什麼。該規範涵蓋了物理層，列出了小芯片相互通信的電氣信號標準，以及物理通道的數量和支持的凸塊間距。該規範涵蓋了協議層，定義了覆蓋在這些信號上的更高級別的協議，以了解所有內容並提供必要的功能集。

然而，規範沒有涵蓋的是用於在小芯片之間提供物理鏈接的封裝/橋接技術。例如，這不是英特爾放棄 EMIB 或 Foveros。相反，UCIe 與橋接無關。小芯片可以通過扇出橋、硅中介層、EMIB 連接，甚至在帶寬較低的設備的情況下，甚至只是一個普通的舊有機基板。UCIe 旨在與所有這些一起工作，因為橋本身本質上是一個dumb pipe ，用於在小芯片之間傳輸電信號。只要一個小芯片符合標準（包括凸塊間距），它就可以與另一個 UCIe 小芯片通信。

關於這一點，UCIe 1.0 基本上具有兩個性能/複雜性標準級別。恰當命名的「標準封裝」級別的規格是為使用傳統有機基板的低帶寬設備設計的。這些部件將使用多達 16 條數據通道、100μm + 凸塊間距和擴展通道長度。在高層次上，這就像通過現代 PCIe 鏈路連接兩個設備，但將它們放置得更近了。

同時，第二套規範涵蓋了 UCIe 小組看似「高級封裝」的內容，涵蓋了所有基於高密度硅橋的技術，如 EMIB 和 InFO。先進的封裝規格要求更小的凸塊間距（大約 25μm 到 55μm）以及由於更高的密度和小於 2mm 的非常短的通道範圍，每個集群的通道數是 4 倍。UCIe 推廣者採用最全面的配置，相信採用當今 45μm 凸點間距技術的先進封裝設置將能夠提供高達 1.3TB/s/mm 的「 shoreline」（線性）帶寬。也就是說，每秒1.3TB的數據可以從芯片的1mm邊緣通過。

我不會在這裡對每一個數字都詳細解讀，但可以肯定的是，所有這些都是為了強調 UCIe 是如何設置為滿足性能範圍兩端的小芯片需求的。對於只需要以具有成本效益的方式將兩個小芯片組合在一個封裝上的芯片製造商來說，有標準封裝方法。對於需要使兩個小芯片的性能儘可能接近單個單片芯片的芯片製造商來說，先進的封裝規範允許大量通道，從而提供大量帶寬。

同時，有趣的是要注意發起人在延遲和能源效率方面的期望。對於所有封裝類型，延遲預計將低於 2ns，這在拆分以前單片芯片設計的小芯片設計中尤其重要。同時，電源效率範圍從標準封裝的低 0.5 pJ/bit 到高級封裝的更低 0.25 pJ/b。這有助於說明為什麼一些芯片製造商渴望加入小芯片，因為對離散 PCIe/CXL 卡的改進可能是顯着的。

反過來，連接小芯片的物理層對於 UCIe 來說是新的。英特爾和其他推動者並沒有深入探討其工作原理，但在較高級別上，物理層標準提供了電信號、時鐘、鏈路訓練和邊帶信號。一個 256 字節的流控制單元 (FLIT) 依次處理實際的數據傳輸。

在此之上是一個中間層，該組織稱之為 Die-to-Die Adapter。D2D 為小芯片之間的鏈路狀態管理和參數協商提供了基礎。D2D 還負責通過 CRC 和鏈路級重試為額外的數據可靠性保護提供可選支持。

最後，在協議層，小芯片製造商有幾個不同的選擇。UCIe 的官方標準化協議是 PCI-Express 及其緩存一致的「表親」，Compute Express Link，它本身構建在 PCIe 之上。在這裡討論他們的選擇時，UCIe 的推動者選擇了務實的方法：PCIe 和 CXL 已經得到了全行業的支持，因此他們不會自己重新發明輪子，而是要利用協議層的現有生態系統。這意味着 UCIe 正在以一個完全充實且經過充分驗證的協議層開始運行，該協議層可以提供可靠的數據傳輸和鏈路管理，以及緩存一致性等額外的定製功能。也許同樣重要的是，這意味着客戶和芯片製造商都可以利用他們現有的 PCIe/CXL 軟件投資，

在實踐中，如果 UCIe沒有以這種方式利用 PCIe/CXL ，我會感到更加驚訝。PCIe 技術已成為其他各種技術的支柱，整個行業已經不再試圖在基本設備互連需求方面超越 PCIe。

也就是說，發起人已經明確表示，UCIe 並不僅限於 PCIe/CXL。如果出現某些問題並且所有者願意將其捐贈給該標準，則該標準的未來版本可能會添加其他協議。

最後，芯片製造商也可以自由使用他們自己的定製/定製協議；它們不僅限於使用PCIe /CXL。UCIe 支持允許使用任何其他協議的原始/流式協議選項。當然，兩個小芯片都需要支持這種自定義協議才能建立連接，但即使在這種情況下，這也將允許芯片製造商利用 UCIe 標準的物理方面來簡化他們自己的設計/生產。

這也意味着現有的互連協議，例如 AMD 的 Infinity Fabric，即使引入了 UCIe，也不太可能出現在任何地方。像 IF 這樣的協議仍然比 PCIe/CXL 的能力要複雜和專業得多，考慮到連接 CPU 內核和 I/O 芯片的非常具體的一致性要求，這是有道理的。換句話說，chiplet 設計的最前沿仍然領先於 UCIe 1.0 的起點。

長期發展：UCIe 也適用於外部互連？！

儘管 UCIe 的首要重點是為小芯片提供片上互連，但該標準實際上包含了片外的規定。芯片外的方式。

如果芯片/系統製造商願意，該規範允許使用重定時器在協議級別傳輸更遠距離的 UCIe。誠然，這確實通過增加（很多）距離而犧牲了延遲和功率優勢。但是 UCIe 推廣者設想服務器客戶使用它在機架或 pod 級別提供 UCIe 連接，即使在長距離上也能提供直接的小芯片到小芯片的連接。

這種設置最有趣和最明顯的用例是硅光子學。在那裡擴展小芯片概念，芯片製造商可以在封裝邊緣構建一個共同封裝的光收發器，然後使用 UCIe 將其連接到另一個小芯片。這將允許直接從芯片進行光學互連，繞過使用片外收發器的需求（和電力成本）。

發起人還展示了基於外部存儲器/存儲設備的概念。以及帶有更多 SoC 的外部機架/繪圖。

UCIe 1.0 只是一個開始

雖然今天發布了 UCIe 1.0 規範，但該標準的推動者已經將目光投向了該技術以及聯盟本身的未來。

UCIe 1.0 在很大程度上是一個「起點」標準，它最初是在英特爾內部以單獨的方式開發的。如前所述，該聯盟將研究其他可能的協議以添加到標準中。到目前為止，該標準只定義了他們認為是小芯片設計的四個方面中的兩個：物理層和通信協議。該小組希望通過定義標準化的小芯片形狀因素，甚至管理其他小芯片，進一步使混合搭配的小芯片生態系統成為現實。

這是在芯片封裝技術不斷變化的基礎上，這些技術仍在進步。UCIe 1.0 標準基本上只針對 2D 和 2.5D 芯片封裝定義，而不是像即將推出的 Foveros Direct 這樣的 3D 直接芯片對芯片技術。隨着 3D 芯片封裝的推出，標準將需要更新以考慮提供的新功能以及更高的密度。

但為此，UCIe 將需要一個合適的聯盟來支持它，這就是為什麼今天的公告既是對新標準的啟示，也是對其他公司加入並幫助開發標準的未來迭代的宣傳。UCIe 發起人團體已經是一個非常龐大的名單，其中包括芯片/IP 設計師 AMD、Arm、英特爾和高通、芯片工廠台積電和三星（和英特爾）、芯片封裝公司 Advanced Semiconductor Engineering 和雲計算提供商谷歌、微軟和 Meta的支持，。