半導體行業觀察 - Apple M1 Ultra 的封裝曝光－鑽石舞台

來源：內容由半導體行業觀察（ID：icbank）編譯自techinsights，謝謝。

封裝已經變得更加複雜，並且是高級 SoC 芯片組整體性能的差異化因素。它可以顯着影響外形尺寸，有助於使多芯片封裝中的設計小型化並改善芯片-芯片 RC 延遲。

異構集成 (HI) 繼續成為開發和採用先進封裝技術的關鍵驅動力，Apple M1 Ultra 則利用了台積電的先進封裝產品，並提供了對未來先進封裝前景的令人信服的願景。

圖 1. Apple M1 Ultra 處理器

Apple M1 Ultra 封裝通過使用硅 (Si) 橋芯片連接兩個相同的處理器，將 M1 Max 片上系統 (SoC) 驅動到其邏輯目的地。在 M1 Max 處理器上觀察到的高密度互連的大未使用區域支持高速和高帶寬橋接。然而，台積電的集成扇出本地硅互連 (InFO-L) 技術至關重要。Si 橋將處理器連接在一起，實現了低電阻、低延遲和高帶寬。Ultra 是 TechInsights 記錄的第一個使用 InFO-L 技術的設備示例。

圖 2. 移除散熱器和加強板後的 Apple M1 Ultra 封裝（俯視圖）

單個 M1 Max 處理器是一個大於 400 mm 2的大芯片，但很大一部分專用於連接到 Si 橋所需的高密度互連焊盤。Apple 為其生產的每個 M1 Max 支付該面積和成本罰款，即使是那些最終沒有採用 Ultra 封裝的芯片也是如此。這些額外成本直接來自採用本地硅互連封裝策略，那麼有什麼好處驅使蘋果做出這種權衡呢？

圖 3. Apple M1 Ultra 封裝（剖視圖）

生產幾乎是 M1 Max 兩倍大的die的實用性和成本無疑是其中之一。建立在先進的台積電 5 納米節點上並朝着最大光罩極限邁進，這個假設的處理器也可以預期比 M1 Max 遭受更高的比例良率損失。這種觀點使得拆分芯片並創建像 M1 Max 處理

器這樣的產品很有吸引力。

除了實用性之外，從單個 SoC 製造兩個獨立產品（Max 和 Ultra）的決定還帶來了許多其他設計和運營優勢。單個零件編號將簡化供應鏈並減少整個生產周期的開銷。

設計像 M1 Ultra 這樣的產品會出現一個問題，而在芯片級別沒有解決方案。相反，需要一個包裝解決方案，這正是蘋果所採取的路線。該解決方案具有成本和收益，所有製造商在部署類似封裝技術時都必須考慮這一點。

台積電暗示，蘋果UltraFusion用的是InFO封裝

台積電最近證實，Apple 使用的是其 InFO_LI 封裝方法來構建其 M1 Ultra 處理器並啟用其 UltraFusion 芯片到芯片互連。Apple 是最早使用 InFO_LI 技術的公司之一。

當蘋果今年早些時候推出其 20 核 M1 Ultra 處理器時，它的UltraFusion 2.5 TB/s 處理器間互連給觀察者留下了深刻印象，這就讓我們迫切想知道它究竟使用了什麼樣的封裝技術。由於蘋果使用了台積電的芯片生產服務，因此可以合理地假設它也使用了台積電的一種封裝技術。

早在 3 月，就有傳言稱 Apple 選擇使用 TSMC 的 CoWoS-S（帶有硅中介層的晶圓上芯片）基於 2.5D 中介層的封裝，這幾乎是許多公司使用的經過驗證的技術. 顯然，這是不正確的。根據代工廠在 3D IC 和異構集成國際研討會上展示的演示文稿，Apple 使用具有本地硅互連 (LSI) 和再分配層 (RDL) 的集成扇出 (InFO)。該幻燈片由半導體封裝工程專業人士Tom Wassick重新發布。

最終，Apple 的 UltraFusion 芯片到芯片互連使用無源硅橋，將一個 M1 Max 連接到另一個 M1 Max 處理器以構建 M1 Ultra，但有幾種方法可以實現這種橋。InFO_LI 在多個裸片下方使用局部硅互連，而不是使用大型且昂貴的中介層，這一概念與英特爾的嵌入式裸片互連橋 (EMIB)非常相似。

相比之下，CoWoS-S 使用昂貴的中介層，因此除非需要非常「廣泛」的互連（多芯片 + HBM 存儲器集成需要），否則從成本角度來看，InFO 是一種更可取的技術。同時，由於Apple不使用HBM內存，也不需要集成兩個或更多比interposer更大的die，InFO對於M1 Ultra來說綽綽有餘。

我們認為 Apple 可能會使用 CoWoS-S 而不是 InFO_LI 的原因之一是前者已準備好用於商業用途，而後者旨在於 2021 年第一季度完成認證。蘋果在第二季度或第二季度開始推出其 M1 Pro 和 M1 Max ，因此我們不確定該公司是否會在其重要設計之一中使用全新的封裝技術。

台積電更新封裝技術路線圖

自從與蘋果在手機芯片合作上一炮而紅之後，關於台積電的封裝的討論就常常見諸於各大媒體。昨日，台積電研發VP余振華參加了一年一度的集成電路產業盛會Hotchips，並在上面講述了台積電在先進封裝方面的路線圖，當中尤其聚焦在chiplet和3D封裝方面，進行了深入闡釋。為此，半導體行業觀察將其摘要共享給大家，希望能夠給大家帶來幫助。

在具體介紹余振華的演講之前，我們先看一下台積電公司對其的介紹。

余振華博士現任台積公司Pathfinding for System Integration副總經理。余振華博士於1994年加入台積公司，負責後段研發相關的多種業務，並成功地開發0.13微米銅製程的關鍵製程技術。余博士同時領先推出台積公司的晶圓級系統整合技術，包括CoWoS®、整合型扇出（InFO）封裝技術和台積電系統整合芯片（SoIC™）及其相關技術。2016年以前，余振華博士於Integrated Interconnect & Packaging處擔任資深處長一職。

加入台積公司之前，余振華博士是美國AT&T貝爾實驗室的研究員和項目負責人。1987年至1994年間，余博士致力於次微米製程，組件及整合技術研發工作。

以下為余振華博士的演講重點摘要：

據余博士介紹，公司之所以會在封裝上面關注，主要是在綜合考量率成本、性能、功耗、上市時間、靈活性和可伸縮性等多個方面。如下圖所示，台積電在面向前段和後段，都有其相應對的3D封裝結束，而公司將其統一到一個叫作3D Fabirc的平台里。而在其中包括了其2.5D 和 3D 封裝產品。

而據半導體行業觀察之前的報道，其中，2.5D封裝技術CoWoS可分為 CoWoS 和 InFO 系列。首先看CoWoS技術，可以分為以下幾種：

1、CoWoS-S

用於die到die再分布層 (redistribution layer：RDL) 連接的帶有硅中介層的「傳統」基板上晶圓上芯片（chip-on-wafer-on-substrate with silicon interposer ）正在慶祝其大批量製造的第 10 年。

2、CoWoS-R

CoWoS-R 選項用有機基板中介層取代了跨越 2.5D die放置區域範圍的（昂貴的）硅中介層。CoWoS-R 的折衷是 RDL 互連的線間距較小——例如，與 CoWoS-S 的亞微米間距相比，有機上的間距為 4 微米。

3、CoWoS-L

在硅 –S 和有機 –R 中介層選項之間，TSMC CoWoS 系列包括一個更新的產品，具有用於相鄰die邊緣之間（超短距離）互連的「本地」硅橋。這些硅片嵌入有機基板中，提供高密度 USR 連接（具有緊密的 L/S 間距）以及有機基板上（厚）導線和平面的互連和功率分配功能。

請注意，CoWoS 被指定為「chip last」組裝流程，芯片連接到製造的中介層。

再看2.5D封裝技術InFO。

據介紹，InFO 在載體上使用（單個或多個）裸片，隨後將這些裸片嵌入molding compound的重構晶圓中。隨後在晶圓上製造 RDL 互連和介電層，這是「chip first」的工藝流程。單die InFO 提供了高凸點數選項，RDL 線從芯片區域向外延伸——即「扇出」拓撲。如下圖所示，多die InFO 技術選項包括「InFO-PoP：package-on-package」和「InFO-oS：InFO assembly-on-substrate」。

台積電的3D封裝技術則是SoIC。據台積電介紹，公司的3D 封裝與 SoIC 平台相關聯，該平台使用堆疊芯片和直接焊盤鍵合，面對面或面對背方向 -表示為 SoIC 晶圓上芯片（chip on wafer）。硅通孔 (TSV) 通過 3D 堆棧中的die提供連接。

從余振華最新的介紹可以看到，在封裝領域，現在正在產生一些新的變化：第一是先進晶圓廠的chiplet和3D封裝技術將會開啟一個新時代；第二就是為了滿足More Moore和More-than-Moore的而需求，行業看到從CMOS向CSYS轉變的趨勢。

在接下來的介紹中，余振華對TSMC的封裝技術進行了更深入的介紹。

如下圖所示，他對台積電的3DFabrics進行了更新。

其中，擁有針對移動AP的InFO_B (Bottom Only)技術。

根據半導體行業觀察之前的介紹，InFO_PoP 其頂部連接了一個 DRAM 模塊，在 DRAM 和 RDL 互連層之間有過孔。TSMC 正在更改此 InFO_PoP 產品，以使 (LPDDR DRAM) 封裝組裝能夠在外部合同製造商/OSAT 上完成，InFO_B 表示一個選項，如下所示。

同時，還有針對HPC的chiplet集成技術InFO-R/oS的更新。

如下圖所示，針對不同的需求，台積電能提供擁有不同特性的InFO_oS技術。如圖所示，這些邏輯芯片被 SerDes 小芯片這樣的 I/O包圍，以支持高速/高基數網絡交換機。

接下來，余振華還介紹了超高帶寬的chiplet集成InFO-L/LSI。

如圖所示，面向超高性能的計算系統，台積電也提供了InFO技術支持。值得一提的是，在這個圖中，台積電方面還提供了tesla的一個參考鏈接，可以確定在tesla最新的AI芯片上，採用了台積電的這個封裝技術。相信這也將成為未來更多高性能芯片的選擇。

在SoIS方面，台積電也獲得了超高的良率。

同時，在性能方面，SoIS也表現出色。

余振華同時還披露了SoIS的設計規則和功耗性能等多方面的信息。

當然，在可靠性方面，SoIS的表現也不會讓人失望。

在介紹完SoIS之後，余振華介紹了台積電 InFO_SoW技術的關鍵優勢。具體如下圖所示。值得一提的是，Cerebras在其用單晶圓製造的WSE上，使用的正式這個封裝技術。

將其與MCM相比，InFO_SoW在線密度、帶寬密度方面等多個方面都有明顯的優勢。

從電氣特性上看，如下圖所示，InFO_SoW也不遑多讓。

從余振華的總結可以看到，這個技術在未來會有極大的發展空間。

接下來，余振華談到了CoWoS-S封裝技術。如下圖所示，這是一個已將量產超過十年的技術，且擁有極高的良率和質量，能夠為先進的SoC和HBM集成提供非常好的支持。

如下圖所示，到2023年，公司將推出第五代的CoWoS-S技術。從相關規格可以看到，這個技術的每項參數都是在迅速增長。

在與 Flip-chip 技術相比時，CoWoS-S的優勢也是明顯。

在面向HPC的應用方面，CoWoS解決方案也表現尤其出色。

余振華接着說，基於以上封裝，並採用了chiplet集成之後，能夠大幅降低系統的成本。

CoWoS-S STAR則是台積電封裝寶庫裡面的另一武器。如圖所示，這個封裝技術能夠縮短設計時間，加速客戶產品上市。這是一個在2020年被客戶採用的技術，而到了2021年，台積電則能為客戶提供更多選擇。

據半導體行業觀察之前的報道，這個設計的實現是將單個 SoC 與多個高帶寬存儲器 (HBM) die堆棧集成。邏輯芯片和 HBM2E（第二代）堆棧之間的數據總線寬度非常大，即 1024 位。

通過 RDL 將 HBM堆棧連接到 SoC 的路由和信號完整性挑戰是相當大的。TSMC 正在為系統公司提供多種標準 CoWoS-S 設計配置，以加快工程開發和電氣分析進度。下圖說明了一些不同的 CoWoS-S 選項，範圍從 2 到 6 個 HBM2E 堆棧。

面向異構集成，台積電則提供了CoWoS-L封裝技術。

在介紹完2.5D之後，余振華接着介紹台積電的3D芯片堆棧——SoIC。

如下圖所示，余振華披露了台積電SoIC的研發方向。

同時，余振華還透露了台積電Inter-chip互聯的路線圖。

當中包括了亞微米的CoW互聯。

在介紹完了一些之前其實也披露了不少的封裝技術外，余振華還介紹了台積電的全新異構集成技術。

在介紹完了一些之前其實也披露了不少的封裝技術外，余振華還介紹了台積電的全新異構集成技術。當中包括了先進的熱解決方案和硅光集成。

首先看熱解決方面，如上圖所示，據半導體行業觀察之前報道，熱界面材料 (hermal interface material：TIM) 薄膜通常包含在高級封裝中，以幫助降低從有源die到周圍環境的總熱阻。（對於非常高功率的器件，通常應用兩層 TIM 材料層——die和封裝蓋之間的內層以及封裝和散熱器之間的一層。）

對應於更大封裝配置的功耗增加，台積電先進封裝研發團隊正在尋求新的內部 TIM 材料選項。

而面向Ultra-HPC，台積電則提供了Integrated Si Micro-Cooler (ISMC)選項。