鑽石舞台

扇出晶圓級封裝 ( FO WLP：Fan-out wafer-level packaging ) 是行業從晶體管縮放向系統縮放和集成轉變的關鍵推動力。該設計通過重新分布層（redistribution layer）而不是基板扇出芯片互連。與倒裝芯片球柵陣列 (FCBGA：flip-chip ball grid array) 或引線鍵合相比，這種設計可產生更低的熱阻、更纖薄的封裝，並可能降低成本。

然而，如果希望通過消除基板來降低成本，那麼現實情況是，缺乏基板會導致芯片移位和翹曲，從而降低成本。所以工程師正在通過改進光刻、取放和成型操作（熱壓或激光鍵合）來解決die移位（die shift）問題。

「對於一兩個die來說，這是一項很棒的技術，」 Cadence Design Systems的 IC 封裝產品管理總監 John Park 說。「但一旦你獲得了六個或更多chiplets，限制因素就是die shift。顯然，你擁有的die越多，每個die就會稍微偏移一到兩個度數，然後你把六個放在一起，就再也沒有任何連接了。」

然而，諸如封裝基板的交貨時間長等問題正在加速 FOWLP 的採用。「移動和高性能計算/網絡是我們看到的一些領域，除了低引腳數、電源管理扇出晶圓級結構之外，傳統上它是主要的 FOLWP 應用，」ASE的工程和技術營銷高級總監 Mark Gerber 說。

總的來說，FOWLP 作為一種解決方案正在推進。在 Apple 的 M1 Ultra 芯片中，台積電的 InFO 扇出工藝被選擇用於其最新的應用處理器（見圖 1），而不是基於基板的工藝。這是更廣泛趨勢的一部分。根據 Yole Developpement 的數據，扇出封裝市場預計將以 15% 的複合年增長率增長，到 2026 年達到34億美元。Yole 分析師預計，到 2025 年，93% 的產能將用於晶圓級封裝，7% 將在面板級進行加工。

圖 1：在 TSMC 的 InFO 和 Deca 的 M 系列中連接到 via 的最先進的 RDL。資料來源：es

目前量產的其他產品包括射頻設備、電源管理 IC (PMIC)、基帶處理器和高端服務器芯片。5G 應進一步推動扇出封裝的採用，因為更短的互連和更低的電感可帶來卓越的射頻和毫米波性能。

「對於毫米波天線和毫米波封裝的 FOWLP 進行了很多討論和建模，」 Onto Innovation先進封裝戰略營銷總監 Monita Pau 博士說。「這使得介電材料成為一個非常重要的元素。您必須具有非常好的機械性能和非常低的損耗介電性能，因為您將毫米波天線與扇出封裝集成在一起。此外，需要低銅 RDL 粗糙度和適應形貌的光刻技術來實現再分布層的良好 CD 均勻性，這對於實現高增益和低損耗傳輸至關重要。」

扇出有着悠久的歷史。這種封裝方法於 2007 年首次推出，當時英飛凌設計了其嵌入式晶圓級 BGA (eWLB)。但第一波採用是在 2016 年台積電在 iPhone 7 中使用 InFO 之後。TechSearch International總裁 Jan Vardaman說。

雖然自 iPhone 7 以來手機一直是典型的用例，但 FOWLP 設計也可以擴展到超級計算機等設備。較新的應用包括網絡交換產品、手機和智能手錶的 PMIC 以及 AI 芯片。

對於高端應用中的組裝，OSAT 和代工廠正在將扇出封裝與基板耦合在一起。「以前人們常說不用基板，直接貼在板子上就行了，現在因為高密度要求，需要基板才能貼在PCB板上， 」Pau 說。

今天的 FOWLP 設計還支持更靈活的設計。Gerber 說：「我們的基板橋上扇出芯片 (FOCoS-B) 支柱可以在重分布層之間集成一個或多個裸片，在非常接近有源硅電路的位置集成深溝槽電容器、穩壓器等。這將系統級損失降至最低，從而獲得更高的性能。」

扇出工藝流程分為兩類，die first（也稱為mold first)）和 RDL first（見圖 2）。Dies也可以面朝上或面朝下放置在載體晶圓或面板上。

圖 2：die first配置和 RDL first的工藝流程。資料來源：Fraunhofer IZM

在die first，首先將熱剝離膠帶（thermal release tape）貼在載體晶圓（carrier wafer,）上，然後拾取KGD（ known good die）並將其放置在載體上。接下來，overmolding 之後是carrier release, RDL formation, solder bumping,，然後是singulation。首先在 RDL 中，首先再次沉積釋放層，然後是 RDL、KGD 定位，然後是overmold, carrier release, solder ball deposition和singulation。

雖然扇出從經典組裝技術開始，但它也需要非傳統工藝。Promex工程副總裁 Chip Greely 說：「它添加了您通常看不到的東西，例如在晶圓骨架上（wafer skeleton ）壓縮成型以填充區域，然後研磨塑料材料模具化合物（mold compound），而不是背面研磨晶圓。」「然後你在上面沉積一個銅重新分配層，這讓你的三個 actors遠離一些裝配廠所接受的範圍。通常，當您對硅或任何這些晶體材料進行背面研磨時，它們往往會很容易成粒並被洗掉。Mold compound往往會粘稠並起球，因此您的砂輪會充滿塑料，需要使用秘方將其去除。」儘管如此，他說，只要有足夠的設備，規模經濟就會發揮作用。

相對於扇入WLP，扇出如此受歡迎的原因是它可以容納更多的 I/O 連接。當今最先進的扇出封裝具有多達五層的 RDL（見圖 3），線和間距低至 2µm（金屬跡線的寬度和間距）。擴展到微米互連範圍意味着 RDL 工藝開始看起來更像是片上雙鑲嵌集成（dual damascene integration）。

圖 3：再分布層由聚酰亞胺電介質中的銅跡線組成。資料來源：Lam Research

例如，Amkor最近為其 S-SWIFT 扇出技術展示了一種嵌入式跡線 RDL (ETR)，該技術可以擴展到小於 2/1 的線/空間和過孔。新工藝將 ASIC 與兩個高帶寬內存 (HBM) 芯片集成在一起。創新包括through-mold的銅柱、高密度 RDL、均勻的介電塗層、優化的鍍銅、CMP 和濕法蝕刻，以實現比POR(process of record) 更簡單、更可擴展的工藝。

Amkor 副總裁 SangHyun Jin 和他的團隊改進了 POR，這是一種半加成工藝（見圖 4a）。對工藝變化進行了探索，以克服高 AR 跡線塌陷、通孔中的光刻膠殘留和側壁蝕刻問題的可能性。

Amkor 團隊首先開發了一種雙鑲嵌工藝（圖 4b），該工藝將銅跡線嵌入聚合物層中。這種變化提高了 RDL 與襯底的粘附性，並且通過在溝槽的三個側面沉積阻擋層，提高了可靠性。該團隊指出，通孔和 RDL 是通過使用有機電介質旋塗的兩道光刻工藝分別形成的。固化後，對種子層和銅進行電鍍，然後進行 CMP 和濕法蝕刻。

最終工藝（圖 4c）將通孔和 RDL 圖案組合到一個掩模中，將工藝步驟減少了 40%。此更改還消除了通孔和捕獲焊盤之間的錯位。將三步 CMP 工藝改為單 CMP，然後進行濕法蝕刻。CMP 確保每個 RDL 的輪廓更平坦，並且在四層 RDL 上製造具有 1μm 間距的 2μm 線，可擴展至六層。組裝後，工程師對異構設備進行了可靠性測試。

圖 4：將 RDL 半加成工藝 (a) 修改為雙鑲嵌 (b)，然後簡化鑲嵌 (c) 工藝，該工藝可擴展到 2/1μm 線/空間跡線。資料來源：安靠

同樣在 ECTC，ASE 工程總監 Lihong Cao 和她的團隊展示了如何使用扇出 RDL 來降低多層有機中介層 (ABF) 基板上 ASIC 的複雜性和成本。ASE 能夠將 14 層基板轉換為具有 2 個 RDL 的 8 層。第二個測試設備顯示使用 1 個 RDL 將 10 層基板減少到 4 層。這種變化將降低與日益複雜的基板相關的成本和產量損失。

die被拾取並放置在載體晶圓上後的任何時候都可能發生Die shift，但最大的風險是在molding compound processing中，這會影響良率。

通過使用激光輔助鍵合或熱壓鍵合代替傳統的mass flow，可以減少die shift 。另一種方法是自適應模式，由Deca創建並內置在 Cadence 的 EDA 工具中。它很快將可用於Synopsys和Siemens EDA工具。在自適應圖案化（見圖 5）中，工藝工程師在光刻工具上精確測量芯片和互連位置，然後將沉積的 RDL 圖案調整到這些位置。

圖 5：自適應圖案將過孔和 RDL 觸點與芯片的實際位置對齊。資料來源：deca

Deca Technologies首席執行官 Tim Olson 表示：「在設計過程中，您可以確定哪種 AP 技術最能幫助您擴展到更高的密度或調整製造工藝能力以實現 100% 或非常接近的良率。」「因此，您在設計過程中會做出關於將使用哪個製造工廠的決定。一旦您將設計發布到製造階段，我們在台灣、菲律賓和韓國的被許可方的圖案化引擎就會擁有服務器，在每個晶圓或每個面板上，我們都會進行高速光學掃描以定位 I/O。該引擎在其中一個 EDA 系統上獲取設計指令，然後按 RDL 層執行，進行對齊或優化。在某些情況下，它會重新繪製以適應變化。」 最後，將 GDSII 文件轉換為數字位圖，並由兼容的無掩模光刻工具用於打印對齊的連接。

「我們有一種新方法可以消除捕獲墊，」Olson指出。「我們發明了捕獲墊來吸收重疊公差。通過自適應圖案化，我們可以在不使用捕獲墊的情況下實現突破性密度。」 他補充說，拾取和放置的規格只需要 15µm，而在沒有自適應圖案的情況下需要更高的精度，這會顯着降低工具吞吐量。

正如Brewer Science 解釋的那樣，還可以通過改進粘合材料的選擇來解決die shift問題：「為了使粘合材料在die放置過程中保持最小的垂直變形和在over-molding過程中保持最小的die shif，它們必須具有高熔體粘度和高熱穩定性。由於載體和基板材料的熱膨脹係數 (CTE) 之間的不匹配，這一點尤為重要。鍵合材料還必須以最小化堆疊晶圓中的應力效應的方式進行定製，其中可能發生翹曲，從而導致對準和處理問題。它們應該對基材有足夠的附着力，才能承受這樣的壓力。」

硅、聚酰亞胺（在 RDL 中）和環氧模塑料之間的 CTE 不匹配會產生翹曲問題。翹曲導致產量損失。

「翹曲絕對是個問題。這就是為什麼很多人正在轉向壓縮成型和底部澆口、壓縮成型而不是頂部系統，」Greely 說。

另一種減少應力和翹曲的方法是選擇具有較低固化溫度的更好的介電材料。

扇出面板級封裝 ( FO PLP ) 是晶圓級扇出的擴展，它利用了SEMI標準尺寸 510 x 515 毫米或 600 x 600 毫米的更大基板尺寸。三星的 Galaxy 手錶 2018 年 FOPLP 很早就引起了轟動。Nepes去年在菲律賓推出了第一個扇出面板級封裝操作，使用 600 x 600um 面板。三星、Powertech、Unimicron和ASE已經或即將擁有量產的 FOPLP。

儘管這些公司似乎正在向前發展，但 FOPLP 基本上處於擱置狀態，直到產量表明需要從晶圓載體大規模轉換為面板級處理。目前尚不清楚這種情況何時會改變。「如果他們說五年是一個機會之窗，我至少會增加三倍，」Greely說。「面板化是個好主意，但當你深入細節時會遇到挑戰。這就像告訴人們我們將擁有一個標準化的chiplet。」

雖然面板可能還在未來，但基本的 FOWLP 布局已被廣泛接受，以至於自動化設計工具已經很成熟。據 Park 稱，Cadence 已與知名代工廠商認證設計流程，並將在即將舉行的 LIP 上宣布進一步的發展。

然而，Park 警告說，包裝與層壓板是不同的世界。例如，封裝具有獨特類型的設計規則，例如「zigzag insertion」，即需要在側線中中斷以提高良率。

「傳統的封裝工具輸出 Gerber 文件格式 (.grb)，這是用於層壓基板而非晶圓的製造格式，」Park 說。「當你製造層壓板時，沒有像 DRC 和 LBF 那樣的正式簽核流程，就像製造晶圓時那樣。」

為了解決這個問題，Cadence 創建了一個擴展，將 IC 驗證工具與封裝物理設計工具連接起來。「如果有人是 IC 世界的新手，他們可以在 GUI 中選擇他們想要檢查的規則，該工具將執行 LBS 和 DRC。然後，該運行的任何結果都將在布局工具中呈現給用戶，」Park 說。

無論工程師以前的經驗如何，還有其他問題可以挑戰工程師。「對超高密度 RDL 的要求，例如在 TSMC 的 inFO 中發現的，比封裝設計人員過去必須處理的任何事情都要嚴格得多，」他說。設計工具現在正在考慮金屬平衡，例如空化焊盤和通孔以及脫氣銅填充區域等問題。

最後，還有電導率驗證，當涉及多個小芯片時，這可能會非常複雜。「它可能會在生產的最後階段出現，」Park 說，「但你必須儘早考慮，因為驅動 LVS 的網表必須在設計的早期階段建立。」

業界正在尋找多種方法來使用扇出封裝來簡化封裝並簡化流程。「我們讓客戶用 5 層 RDL 替換 12 層基板，同時機身尺寸縮小了 20%，」Deca 的 Olson 說。「扇出目前比基板解決方案更昂貴，但如果您能夠減少層數，它在成本上非常具有競爭力。」

Vardaman 認為未來需要芯片優先和芯片後兩種方案。「一切都是為了為你想做的事情選擇正確的封裝和正確的結構。」

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